千兆以太网传输实验Cyclone10 FPGAVerilog源码Quartus17.1工程文件+文档资料,FPGA为CYCLONE10LP系列中的10CL025YU256C8. 完整的Quartus工程文件，可以做为你的学习设计参考。 module ethernet_test ( input rst_n, ...
KEY_4x4扫描键盘FPGAVerilog逻辑源码Quartus工程文件，FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。 module KEY_4x4 ( input sys_clk, //50MHZ input sys_rst_n , ...
在basys3板子上面实现定时器，蜂鸣器
RTL8208B_BCM5421S千兆网cyclone2 FPGA主控板protel99设计硬件原理图PCB+BOM+FPGA Verilog源码+文档说明,4层板设计，包括完整的原理图+PCB+生产BOM文件，CYCLONE2 FPGA设计逻辑源码文件 2、 设计概述 ...
FPGA开发中一旦涉及数学运算，无符号数和有符号数就非常重要了，如果使用不当，就容易出一些奇怪的错误。加了signed关键词的本质是运算时，会先将数据扩位至相同的位宽，然后按照有符号数的运算规则进行处理。...
贪吃蛇小游戏的设计
8选1多路选择器
相位累加器由加法器和寄存器构成，加法器完成加法，寄存器将加法器的结果加以保存，保存为累加做准备，周而复始直到累加器出现溢出，利用VerilogHDL将加法器和寄存器结合在一起。
使用vivado和Xilinx开发板实现抢答器，开发板为Xilinx Artix-7
试用Verilog HDL语言，设计一个秒计数器，将计数过程用两个数码管进行显示（00～59）。要求首先使用Modelsim软件进行功能仿真，然后使用Quartus软件综合，并下载到开发板进行电路功能测试。
使用vivado和Xilinx开发板实现VGA图像显示，开发板为Xilinx Artix-7
Altera MAX10 fpga开发作业 数字电路技术
Basys 3 Electronic Fundamentals Course Experiment Official Guide Manual Engineering
键盘空间环境户籍科户籍科能看见你，你们，你能看见吗，你，没那么快
A FSM for lights of a car while taking right or left turn working on zedboard .
FPGA按键程序demo。可以进行按键控制
多终端点歌系统实验，我们可以使用串口外设发送0~9这10个数字控制蜂鸣器发出不同的音调，可以使用PS/2外设发送0~9这10个数字控制蜂鸣器发出不同的音调，还可以使用红外外设发送0~9这10个数字控制蜂鸣器发出不同的...
A working counter written in verilog code .
自己写的DPRAOM读写测试程序，跨时钟读写
用矩阵键盘实现简易计算器功能 支持连续运算
basys数字钟工程，完整可以实现版本，亲测可用
串口接收和发送功能，波特率9600，适合初学者简单易懂，欢迎下载
串口收发程序
verilog语言实现D触发器，可在vivado运行
基于FPGA Verilog实现的多人选票器的程序源码
verilog语言实现锁存器，可在quartusII运行
移位寄存器：通过编写实现74ls194，封装IP核，输出一个简单序列
通过分时轮流控制各个数码管的位选端，就使各个数码管轮流受控显示。
12口的光纤接口通信，设计开发板，完成上位机和光纤板卡的通信